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Sobre mim

  • Estudante de Engenharia da Computação no Centro de Informática da UFPE, com foco em Sistemas Embarcados, Dados e Inteligência Artificial.
  • Bolsista PIBITI (PROPESQI/UFPE) — pesquisa aplicada em sensores e dispositivos inteligentes, com programação embarcada em C/C++ e projeto eletrônico em Altium Designer.
  • Monitor do Espaço Maker (CIn/UFPE) — impressão 3D, corte a laser, router CNC e modelagem 3D.
  • Vice-presidente da Innovatex Science Solutions.
  • Em busca de estágio em Dados/IA ou Desenvolvimento de Software.

Skills

Projetos em destaque

Projeto Descrição
OAC-Project Processador RISC-V RV32I com pipeline de 5 estágios, em SystemVerilog
OAC-SafeCrack Máquina de estados (Moore) em SystemVerilog simulando um cofre digital
OAC-AssemblyRV Laboratório de Assembly RISC-V com E/S mapeada em memória
Projeto_Final_IP Jogo em Python/Pygame — projeto final em equipe
dashborad Dashboard interativo em Streamlit para acompanhamento de metas
maker Modelagem 3D desenvolvida no Espaço Maker

Contato

Atividade no GitHub

Pinned Loading

  1. dashborad dashborad Public

    Dashboard interativo em Python (Streamlit, Plotly, Pandas) para acompanhamento de metas

    HTML

  2. maker maker Public

    Modelagem 3D (Autodesk Inventor) de case desenvolvida no Espaço Maker — CIn/UFPE

  3. caioagrelli/OAC-AssemblyRV caioagrelli/OAC-AssemblyRV Public

    Assembly

  4. caioagrelli/OAC-Project caioagrelli/OAC-Project Public

    Implementação em SystemVerilog de um processador RISC-V RV32I com pipeline de 5 estágios — Laboratório de Organização e Arquitetura de Computadores (CIN0012), Prof. Victor Medeiros, CIn/UFPE 2026.1

    SystemVerilog

  5. caioagrelli/OAC-SafeCrack caioagrelli/OAC-SafeCrack Public

    SystemVerilog

  6. carlosvinicius-ux/Projeto_Final_IP carlosvinicius-ux/Projeto_Final_IP Public

    Projeto de desenvolvimento do projeto final da cadeira de Introdução a Programação.

    Python